Atos
Job title:
Stage – Ingénieur R&D : Etude & Vérification d’un ASIC en méthodologie UVM – Sophia Antipolis(F/H/X)
Company
Atos
Job description
Bienvenue chez Eviden, acteur clé du numérique de prochaine génération et leader mondial du cloud, du calcul avancé et de la sécurité !Eviden opère dans tous les secteurs d’activités, et fait rayonner son expertise sur l’ensemble du continuum numérique.
Nous rejoindre, c’est à la fois une opportunité exaltante de contribuer au futur de la tech et d’agir pour le bien commun, tout en bénéficiant d’un environnement équitable et inclusif, entouré d’experts de haut niveau !Aujourd’hui, et pour les générations à venir, ouvrons le champ des possibles.Vous êtes curieux, inventif et audacieux ? Rejoignez la #TeamEviden !Le département ASIC d’EVIDEN-BULL œuvre à la réalisation de circuits destinés aux serveurs et aux supercalculateurs conçus et vendus par EVIDEN. Ce marché est en pleine expansion et en tant que leader européen dans ce domaine, nous nous devons d’être irréprochable dans la qualité de nos produits. Ainsi, les équipes Vérification veillent à la validation et au respect des spécifications en utilisant les outils et les méthodologies les plus avancés.Cela entraîne par conséquent une perpétuelle amélioration et adaptation de nos modèles de simulation, qui nous amène aujourd’hui à proposer un stage sur la réalisation d’un module de contournement PCIe, adapte au formalisme/API d’une VIP PCIe commerciale.Missions :Ainsi, au sein de notre équipe Vérification de Sophia Antipolis vous utiliserez le langage System Verilog et la méthodologie UVM afin de mettre en place une amélioration de noter system de contournement PCIe complexes dont nos futurs environnements bénéficieront.Vous travaillerez en étroite collaboration avec les équipes de conception qui vous permettront d’acquérir d’une part, une bonne maîtrise de la programmation objet basé sur la bibliothèque UVM et d’autres part, d’obtenir une vision globale d’un système hardware et en particulier une bonne connaissance des erreurs classiques en design logique.Vos principales missions seront les suivantes :
- Etude bibliographique et prise de connaissance des protocole Avalon streaming, IP et VIP PCIe ;
- Etude de la méthodologie SystemVerilog UVM ;
- Mise en place de l’environnement vérification UVM pour l’interface Avalon streaming sur un ASIC réel utilisé comme exemple ;
- Mesure des critères de qualité du la vérification en couverture fonctionnelle.
Profil :
- Vous êtes en cours d’obtention de votre Bac + 5, Diplôme d’ingénieur ou cycle universitaire équivalent, avec une spécialisation en micro-électronique/conception de circuits intégrés/logiciel embarqué ;
- Vous parlez couramment anglais, ce qui vous permettra d’intervenir dans un environnement international ;
- Vous êtes motivé et autonome et aimez travailler en équipe ;
- Vous faîtes preuve de curiosité, d’autonomie et d’une capacité à finaliser un projet ;
Durée du stage de fin d’étude : 6 mois à compter de Mars 2025.Pourquoi nous rejoindre :
- Une ambiance de travail et des locaux pour vous épanouir : salle de sport, un restaurant d’entreprise ;
- Des évènements en interne dans l’équipe ;
- Télétravail à 60%.
Sous réserve d’une motivation certaine par le candidat.e, une possibilité d’embauche en CDI pourra être proposée.Rejoignez-nous ! Stage basé à Sophia Antipolis.Faire partie des pionniers d’Eviden, ça vous dit ?C’est justement cette audace et cette curiosité qu’on recherche chez nos talents pour grandir ensemble, transformer des possibilités en réalité pour nos clients et façonner le futur de la Tech et de la société.Chez Eviden, diversité, équité et inclusion sont au cœur de notre politique RH. Nos métiers sont tous ouverts aux personnes en situation de handicap et ce, quelle que soit la nature de celui-ci. Grâce à nos programmes qui soutiennent toutes les diversités, nos collaborateurs et collaboratrices sont pleinement impliqués pour faire vivre cette culture de l’inclusion. Rejoignez notre communauté !
Expected salary
Location
Sophia-Antipolis, Alpes-Maritimes
Job date
Sat, 26 Oct 2024 06:21:38 GMT
To help us track our recruitment effort, please indicate in your email/cover letter where (hiringnearme.org) you saw this job posting.